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視頻簡(jiǎn)介：在考慮為您的 FPGA 設(shè)計(jì)實(shí)現(xiàn)時(shí)序收斂之前，必須首先設(shè)置時(shí)序約束。不過，確定約束的正確性相當(dāng)具有挑戰(zhàn)性。在本期的 Chalk Talk 教學(xué)中，Amelia Dalton 與 Xilinx 的Ron Plyler 探討一些用來設(shè)置和驗(yàn)證時(shí)序約束的功能強(qiáng)大的最新方法，幫您利用 Xilinx 的 Vivado 設(shè)計(jì)套件實(shí)現(xiàn)時(shí)序收斂。
